Hva er V-filformatet?
.v er standard filendelse for kildekode i Verilog, et maskinvarebeskrivende språk (HDL) som brukes til å modellere digitale kretser for FPGA-programmering og ASIC-design. Verilog ble utviklet i 1984 av Phil Moorby og Prabhu Goel hos Gateway Design Automation og ble senere standardisert som IEEE 1364-1995. Det lar ingeniører beskrive maskinvarens oppførsel, struktur og timing på register-transfer-nivå (RTL), som synteseverktøy deretter mapper til faktiske logiske porter.
En .v-fil inneholder én eller flere module-definisjoner. Hver modul deklarerer sin portliste, interne wire- og reg-signaler, parametere og logikk uttrykt gjennom always-blokker (atferdsmessig), assign-setninger (kombinatorisk) eller strukturell instansiering av andre moduler. Filversjonen - Verilog-95, Verilog-2001 eller Verilog-2005 - er ikke deklarert i filen; verktøy utleder den fra de syntaktiske konstruksjonene som er brukt.
Verilog-2005 (IEEE 1364-2005) var den siste frittstående standarden før SystemVerilog (IEEE 1800-2017, .sv) slo sammen HDL med funksjoner for maskinvareverifisering, noe som gjør det til den moderne etterfølgeren. .v-filer er fortsatt mye brukt i eldre FPGA- og ASIC-prosjekter over hele verden. VHDL (.vhd) er det viktigste alternative HDL-språket, utbredt i forsvar og europeisk romfart.
Simuleringsverktøy som iverilog (Icarus Verilog) og Verilator, og synteseverktøy som Vivado (AMD/Xilinx) og Quartus Prime (Intel/Altera), støtter alle .v-filer naturlig.
Sikkerhet og trygghet
RISIKO: LOWKildekode i ren tekst; ingen risiko for kjøring ved visning i en tekstbehandler. Risiko oppstår kun når koden syntetiseres og programmeres på maskinvare - gå gjennom RTL fra upålitelige kilder for maskinvare-trojanere.
Formatdetaljer
i et nøtteskall- V-språk kildekodefil - Programmeringsspråket V (vlang.io, 2019) bruker også .v-endelsen for sine kildekodefiler - ikke relatert til maskinvaredesign.
- Coq / bevisassistent-fil - Bevisassistenten Coq bruker av og til .v for skript til teorembevis; adskilt fra Verilog.
Programmer som åpner V-filer
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Opprett eller åpne et prosjekt, legg til .v-filer som designkilder; syntese og simulering er innebygd.
Quartus Prime (Intel/Altera)
Freemium Legg til .v-filer i et Quartus-prosjekt; syntetiser og simuler for Intel FPGA-er.
ModelSim / Questa (Siemens EDA)
Freemium «vlog file.v» for å kompilere; «vsim module_name» for å simulere i bølgeformviser.
Visual Studio Code + TerosHDL extension
Åpen kildekode Åpne .v-filer med syntaksutheving, linting og integrasjon for bølgeformviser.
ISE Design Suite (Xilinx)
Gratis Eldre verktøy for FPGA-er før 7-serien (Spartan-6, Virtex-6); siste versjon 14.7 (2013). Erstattet av Vivado for nyere enheter.
VeriLogger Extreme (SynaptiCAD)
Betalt Verilog/SystemVerilog-simulator; nettstedet kan være utdatert - verifiser før anbefaling. 
macOS1 app
Icarus Verilog (iverilog)
Åpen kildekode «iverilog -o sim file.v && vvp sim» - kompilerer og simulerer; GTKWave for bølgeformer. 
Linux4 apps
Icarus Verilog (iverilog)
Åpen kildekode «iverilog -o sim file.v && vvp sim» - kompilerer og simulerer; GTKWave for bølgeformer.
Verilator
Åpen kildekode «verilator --cc file.v» - kompilerer Verilog til en rask C++ simuleringsmodell; åpen kildekode-simulator av industristandard.
ISE Design Suite (Xilinx)
Gratis Eldre verktøy for FPGA-er før 7-serien (Spartan-6, Virtex-6); siste versjon 14.7 (2013). Erstattet av Vivado for nyere enheter.
Vivado Design Suite
Freemium Vivado prosjektmodus eller ikke-prosjektmodus for syntese/simulering på Linux. Tekniske detaljer
dyp spesifikasjon| Språkstandard | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Etterfølgende standard | SystemVerilog IEEE 1800-2017 (`.sv`-endelse) |
| Koding | ASCII (iht. IEEE-spesifikasjon); verktøyavhengig Unicode-støtte i kommentarer |
| Toppnivå-konstruksjon | `module ... endmodule`-blokk |
| Simuleringskonstruksjoner | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Syntesekonstruksjoner | `always @(posedge clk)`, `assign`, strukturell modulinstansiering |
| Logisk verdisystem | Fire-verdiers - 0, 1, X (udefinert), Z (høyimpedans) |
| Typisk filstørrelse | 500 B - 500 KB per modul; syntetiserte nettlister opp til flere MB |
| Versjonsdeteksjon | Ingen versjonsdeklarasjon i filen - verktøy utleder versjon fra syntaktiske konstruksjoner |
| Simulering med åpen kildekode | Icarus Verilog (`iverilog`), Verilator |
| Kommersielle synteseverktøy | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| MIME-type | `text/plain` (også uformelt `text/x-verilog`) |
| Utgitt | 1984 (Verilog language); IEEE 1364-1995 standard |
| Siste versjon | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Åpen standard | Ja · royalty-fri |
| Spesifikasjon | ieeexplore.ieee.org |
V-konverteringer
Spørsmål og svar fra fellesskapet
spurt av brukereIngen spørsmål ennå - vær den første til å spørre om V-filer.
