Co to jest format pliku V?
.v to standardowe rozszerzenie pliku źródłowego dla Verilog, języka opisu sprzętu (HDL) używanego do modelowania układów cyfrowych na potrzeby programowania FPGA i projektowania ASIC. Verilog został stworzony w 1984 roku przez Phila Moorby'ego i Prabhu Goela w Gateway Design Automation, a później został wystandaryzowany jako IEEE 1364-1995. Pozwala inżynierom opisywać zachowanie, strukturę i taktowanie sprzętu na poziomie transferu rejestrów (RTL), które narzędzia do syntezy mapują następnie na rzeczywiste bramki logiczne.
Plik .v zawiera jedną lub więcej definicji module. Każdy moduł deklaruje swoją listę portów, wewnętrzne sygnały wire i reg, parametry oraz logikę wyrażoną poprzez bloki always (behawioralne), instrukcje assign (kombinacyjne) lub strukturalne instancje innych modułów. Wersja pliku - Verilog-95, Verilog-2001 lub Verilog-2005 - nie jest deklarowana w pliku; narzędzia wnioskują ją na podstawie użytych konstrukcji składniowych.
Verilog-2005 (IEEE 1364-2005) był ostatnim samodzielnym standardem przed SystemVerilog (IEEE 1800-2017, .sv), który połączył HDL z funkcjami języka weryfikacji sprzętu, stając się jego nowoczesnym następcą. Pliki .v pozostają w powszechnym użyciu w starszych projektach FPGA i ASIC na całym świecie. VHDL (.vhd) jest główną alternatywą HDL, dominującą w sektorze obronnym i europejskim przemyśle lotniczym.
Narzędzia do symulacji, takie jak iverilog (Icarus Verilog) i Verilator, oraz narzędzia do syntezy, takie jak Vivado (AMD/Xilinx) i Quartus Prime (Intel/Altera), natywnie obsługują pliki .v.
Bezpieczeństwo
RYZYKO: LOWKod źródłowy w formacie czystego tekstu; brak ryzyka wykonania przy przeglądaniu w edytorze tekstu. Ryzyko występuje tylko podczas syntezy i programowania sprzętu - należy sprawdzać kod RTL z niezaufanych źródeł pod kątem trojanów sprzętowych.
Szczegóły formatu
w pigułce- Plik źródłowy języka V - Język programowania V (vlang.io, 2019) również używa rozszerzenia .v dla swoich plików źródłowych - nie jest on powiązany z projektowaniem sprzętu.
- Plik asystenta dowodzenia Coq - Asystent dowodzenia Coq okazjonalnie używa .v dla skryptów dowodzenia twierdzeń; odrębny od Verilog.
Programy otwierające pliki V
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Utwórz lub otwórz projekt, dodaj pliki .v jako źródła projektu; wbudowana synteza i symulacja.
Quartus Prime (Intel/Altera)
Freemium Dodaj pliki .v do projektu Quartus; synteza i symulacja dla układów Intel FPGA.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v aby skompilować; vsim module_name aby symulować w przeglądarce przebiegów czasowych.
Visual Studio Code + TerosHDL extension
Open-source Otwieraj pliki .v z podświetlaniem składni, lintingiem i integracją z przeglądarką przebiegów.
ISE Design Suite (Xilinx)
Darmowy Starsze narzędzie dla układów FPGA sprzed serii 7 (Spartan-6, Virtex-6); ostatnia wersja 14.7 (2013). Zastąpione przez Vivado dla nowszych urządzeń.
VeriLogger Extreme (SynaptiCAD)
Płatny Symulator Verilog/SystemVerilog; strona może być nieaktualna - zweryfikuj przed rekomendacją. 
macOS1 app
Icarus Verilog (iverilog)
Open-source iverilog -o sim file.v && vvp sim - kompiluje i symuluje; GTKWave do przebiegów czasowych. 
Linux4 apps
Icarus Verilog (iverilog)
Open-source iverilog -o sim file.v && vvp sim - kompiluje i symuluje; GTKWave do przebiegów czasowych.
Verilator
Open-source verilator --cc file.v - kompiluje Verilog do szybkiego modelu symulacyjnego C++; profesjonalny symulator open-source.
ISE Design Suite (Xilinx)
Darmowy Starsze narzędzie dla układów FPGA sprzed serii 7 (Spartan-6, Virtex-6); ostatnia wersja 14.7 (2013). Zastąpione przez Vivado dla nowszych urządzeń.
Vivado Design Suite
Freemium Tryb projektowy lub bezprojektowy Vivado do syntezy/symulacji w systemie Linux. Szczegóły techniczne
specyfikacja| Standard języka | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Standard następcy | SystemVerilog IEEE 1800-2017 (rozszerzenie `.sv`) |
| Kodowanie | ASCII (zgodnie ze specyfikacją IEEE); wsparcie Unicode w komentarzach zależne od narzędzia |
| Konstrukcja najwyższego poziomu | blok `module ... endmodule` |
| Konstrukcje symulacyjne | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Konstrukcje syntezy | `always @(posedge clk)`, `assign`, strukturalna instancja modułu |
| System wartości logicznych | Czterowartościowy - 0, 1, X (niezdefiniowany), Z (wysoka impedancja) |
| Typowy rozmiar pliku | 500 B - 500 KB na moduł; syntetyzowane netlisty do kilku MB |
| Wykrywanie wersji | Brak deklaracji wersji w pliku - narzędzia wnioskują wersję z użytych konstrukcji składniowych |
| Symulacja open-source | Icarus Verilog (`iverilog`), Verilator |
| Komercyjne narzędzia do syntezy | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| Typ MIME | `text/plain` (również nieformalnie `text/x-verilog`) |
| Wydano | 1984 (Verilog language); IEEE 1364-1995 standard |
| Najnowsza wersja | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Otwarty standard | Tak · bezpłatny (royalty-free) |
| Specyfikacja | ieeexplore.ieee.org |
Konwersje V
Pytania i odpowiedzi społeczności
pytania użytkownikówBrak pytań - bądź pierwszą osobą, która zapyta o pliki V.
