Qu'est-ce que le format de fichier V ?
.v est l'extension de fichier source standard pour Verilog, un langage de description de matériel (HDL) utilisé pour modéliser des circuits numériques pour la programmation FPGA et la conception d'ASIC. Verilog a été créé en 1984 par Phil Moorby et Prabhu Goel chez Gateway Design Automation et a ensuite été normalisé sous le nom de IEEE 1364-1995. Il permet aux ingénieurs de décrire le comportement, la structure et le cadencement du matériel au niveau de transfert de registre (RTL), que les outils de synthèse mappent ensuite vers des portes logiques réelles.
Un fichier .v contient une ou plusieurs définitions de module. Chaque module déclare sa liste de ports, ses signaux internes wire et reg, ses paramètres et sa logique exprimée via des blocs always (comportemental), des instructions assign (combinatoire) ou l'instanciation structurelle d'autres modules. La version du fichier - Verilog-95, Verilog-2001 ou Verilog-2005 - n'est pas déclarée dans le fichier ; les outils la déduisent des constructions syntaxiques utilisées.
Verilog-2005 (IEEE 1364-2005) était la dernière norme autonome avant que SystemVerilog (IEEE 1800-2017, .sv) ne fusionne le HDL avec des fonctionnalités de langage de vérification matérielle, devenant ainsi son successeur moderne. Les fichiers .v restent massivement utilisés dans les projets FPGA et ASIC hérités à travers le monde. VHDL (.vhd) est la principale alternative HDL, répandue dans les contextes de la défense et de l'aérospatiale européenne.
Les outils de simulation tels que iverilog (Icarus Verilog) et Verilator, ainsi que les outils de synthèse tels que Vivado (AMD/Xilinx) et Quartus Prime (Intel/Altera), acceptent tous nativement les fichiers .v.
Sécurité et sûreté
RISQUE : LOWCode source en texte brut ; aucun risque d'exécution lors de la visualisation dans un éditeur de texte. Risque uniquement lors de la synthèse et de la programmation sur le matériel - examinez le RTL provenant de sources non fiables pour détecter d'éventuels chevaux de Troie matériels.
Détails du format
en bref- Fichier source du langage V - Le langage de programmation V (vlang.io, 2019) utilise également l'extension .v pour ses fichiers sources - sans rapport avec la conception matérielle.
- Fichier Coq / assistant de preuve - L'assistant de preuve Coq utilise occasionnellement .v pour les scripts de preuve de théorèmes ; distinct de Verilog.
Programmes qui ouvrent les fichiers V
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Créez ou ouvrez un projet, ajoutez les fichiers .v comme sources de conception ; synthèse et simulation intégrées.
Quartus Prime (Intel/Altera)
Freemium Ajoutez des fichiers .v à un projet Quartus ; synthétisez et simulez pour les FPGA Intel.
ModelSim / Questa (Siemens EDA)
Freemium « vlog file.v » pour compiler ; « vsim module_name » pour simuler dans le visualiseur de chronogrammes.
Visual Studio Code + TerosHDL extension
Open-source Ouvrez les fichiers .v avec coloration syntaxique, analyse statique (linting) et intégration de visualiseur de chronogrammes.
ISE Design Suite (Xilinx)
Gratuit Outil hérité pour les FPGA antérieurs à la série 7 (Spartan-6, Virtex-6) ; dernière version 14.7 (2013). Remplacé par Vivado pour les composants plus récents.
VeriLogger Extreme (SynaptiCAD)
Payant Simulateur Verilog/SystemVerilog ; le site peut être obsolète - vérifiez avant de recommander. 
macOS1 app
Icarus Verilog (iverilog)
Open-source « iverilog -o sim file.v && vvp sim » - compile et simule ; GTKWave pour les chronogrammes. 
Linux4 apps
Icarus Verilog (iverilog)
Open-source « iverilog -o sim file.v && vvp sim » - compile et simule ; GTKWave pour les chronogrammes.
Verilator
Open-source « verilator --cc file.v » - compile le Verilog en un modèle de simulation C++ rapide ; simulateur open-source de niveau industriel.
ISE Design Suite (Xilinx)
Gratuit Outil hérité pour les FPGA antérieurs à la série 7 (Spartan-6, Virtex-6) ; dernière version 14.7 (2013). Remplacé par Vivado pour les composants plus récents.
Vivado Design Suite
Freemium Mode projet ou mode non-projet Vivado pour la synthèse/simulation sur Linux. Détails techniques
spécifications approfondies| Norme du langage | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Norme de succession | SystemVerilog IEEE 1800-2017 (extension `.sv`) |
| Encodage | ASCII (selon la spécification IEEE) ; support Unicode dépendant de l'outil dans les commentaires |
| Construction de haut niveau | Bloc `module ... endmodule` |
| Constructions de simulation | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Constructions de synthèse | `always @(posedge clk)`, `assign`, instanciation structurelle de module |
| Système de valeurs logiques | À quatre valeurs - 0, 1, X (indéfini), Z (haute impédance) |
| Taille de fichier typique | 500 o - 500 ko par module ; netlists synthétisées jusqu'à plusieurs Mo |
| Détection de version | Aucune déclaration de version dans le fichier - les outils déduisent la version des constructions syntaxiques utilisées |
| Simulation open-source | Icarus Verilog (`iverilog`), Verilator |
| Outils de synthèse commerciaux | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| Type MIME | `text/plain` (également `text/x-verilog` de manière informelle) |
| Publié | 1984 (Verilog language); IEEE 1364-1995 standard |
| Dernière version | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Standard ouvert | Oui · libre de droits |
| Spécification | ieeexplore.ieee.org |
Conversions V
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