Что такое формат файла V?
.v - это стандартное расширение исходного файла для Verilog, языка описания аппаратуры (HDL), используемого для моделирования цифровых схем при программировании FPGA и проектировании ASIC. Verilog был создан в 1984 году Филом Мурби и Прабху Гоэлом в Gateway Design Automation и позже стандартизирован как IEEE 1364-1995. Он позволяет инженерам описывать поведение, структуру и тайминги оборудования на уровне регистровых передач (RTL), которые инструменты синтеза затем преобразуют в реальные логические вентили.
Файл .v содержит одно или несколько определений module. Каждый модуль объявляет свой список портов, внутренние сигналы wire и reg, параметры и логику, выраженную через блоки always (поведенческую), операторы assign (комбинационную) или структурное создание экземпляров других модулей. Версия файла - Verilog-95, Verilog-2001 или Verilog-2005 - не объявляется в самом файле; инструменты определяют её по используемым синтаксическим конструкциям.
Verilog-2005 (IEEE 1364-2005) был последним отдельным стандартом до того, как SystemVerilog (IEEE 1800-2017, .sv) объединил функции HDL с возможностями языка верификации аппаратуры, став его современным преемником. Файлы .v по-прежнему широко используются в устаревших проектах FPGA и ASIC по всему миру. VHDL (.vhd) является основной альтернативой HDL, преобладающей в оборонном и европейском аэрокосмическом секторах.
Инструменты симуляции, такие как iverilog (Icarus Verilog) и Verilator, а также инструменты синтеза, такие как Vivado (AMD/Xilinx) и Quartus Prime (Intel/Altera), нативно поддерживают файлы .v.
Безопасность и защита
РИСК: LOWИсходный код в обычном тексте; нет риска выполнения при просмотре в текстовом редакторе. Риск возникает только при синтезе и прошивке в оборудование - проверяйте RTL из ненадежных источников на наличие аппаратных троянов.
Детали формата
в двух словах- Исходный файл языка V - Язык программирования V (vlang.io, 2019) также использует расширение .v для своих исходных файлов - не связан с проектированием оборудования.
- Файл Coq / proof assistant - Инструмент доказательства теорем Coq иногда использует .v для скриптов доказательств; отличается от Verilog.
Программы, открывающие файлы V
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Создайте или откройте проект, добавьте файлы .v как источники дизайна; синтез и симуляция встроены.
Quartus Prime (Intel/Altera)
Freemium Добавьте файлы .v в проект Quartus; синтезируйте и симулируйте для FPGA Intel.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v для компиляции; vsim module_name для симуляции в окне временных диаграмм.
Visual Studio Code + TerosHDL extension
Открытый код Открывайте файлы .v с подсветкой синтаксиса, линтингом и интеграцией с просмотрщиком временных диаграмм.
ISE Design Suite (Xilinx)
Бесплатно Устаревший инструмент для FPGA до 7-й серии (Spartan-6, Virtex-6); последняя версия 14.7 (2013). Заменен на Vivado для новых устройств.
VeriLogger Extreme (SynaptiCAD)
Платно Симулятор Verilog/SystemVerilog; сайт может быть устаревшим - проверьте перед использованием. 
macOS1 app
Icarus Verilog (iverilog)
Открытый код iverilog -o sim file.v && vvp sim - компилирует и симулирует; GTKWave для просмотра диаграмм. 
Linux4 apps
Icarus Verilog (iverilog)
Открытый код iverilog -o sim file.v && vvp sim - компилирует и симулирует; GTKWave для просмотра диаграмм.
Verilator
Открытый код verilator --cc file.v - компилирует Verilog в быструю модель симуляции на C++; симулятор открытого типа промышленного уровня.
ISE Design Suite (Xilinx)
Бесплатно Устаревший инструмент для FPGA до 7-й серии (Spartan-6, Virtex-6); последняя версия 14.7 (2013). Заменен на Vivado для новых устройств.
Vivado Design Suite
Freemium Режим проекта или режим без проекта Vivado для синтеза/симуляции на Linux. Технические подробности
глубокая спецификация| Стандарт языка | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Стандарт-преемник | SystemVerilog IEEE 1800-2017 (расширение `.sv`) |
| Кодировка | ASCII (согласно спецификации IEEE); поддержка Unicode в комментариях зависит от инструмента |
| Конструкция верхнего уровня | блок `module ... endmodule` |
| Конструкции симуляции | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Конструкции синтеза | `always @(posedge clk)`, `assign`, структурное создание экземпляров модулей |
| Система логических значений | Четырехзначная - 0, 1, X (неопределено), Z (высокий импеданс) |
| Типичный размер файла | 500 Б - 500 КБ на модуль; синтезированные нетлисты до нескольких МБ |
| Определение версии | В файле нет объявления версии - инструменты определяют её по синтаксису |
| Симуляция с открытым кодом | Icarus Verilog (`iverilog`), Verilator |
| Коммерческие инструменты синтеза | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| MIME-тип | `text/plain` (также неофициально `text/x-verilog`) |
| Выпущен | 1984 (Verilog language); IEEE 1364-1995 standard |
| Последняя версия | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Открыть стандартное | Да · без роялти |
| Спецификация | ieeexplore.ieee.org |
Конвертации V
Вопросы и ответы сообщества
спрошено пользователямиВопросов пока нет - станьте первым, кто спросит о файлах V.
