Vad är filformatet V?
.v är standardfiländelsen för källkod i Verilog, ett hårdvarubeskrivande språk (HDL) som används för att modellera digitala kretsar för FPGA-programmering och ASIC-design. Verilog skapades 1984 av Phil Moorby och Prabhu Goel på Gateway Design Automation och standardiserades senare som IEEE 1364-1995. Det gör det möjligt för ingenjörer att beskriva hårdvarans beteende, struktur och timing på registernivå (RTL), som syntesverktyg sedan mappar till faktiska logiska grindar.
En .v-fil innehåller en eller flera module-definitioner. Varje modul deklarerar sin portlista, interna wire- och reg-signaler, parametrar och logik uttryckt genom always-block (beteendemässiga), assign-satser (kombinatoriska) eller strukturell instansiering av andra moduler. Filversionen - Verilog-95, Verilog-2001 eller Verilog-2005 - deklareras inte i filen; verktyg härleder den från de syntaxkonstruktioner som används.
Verilog-2005 (IEEE 1364-2005) var den sista fristående standarden innan SystemVerilog (IEEE 1800-2017, .sv) slog samman HDL med funktioner för hårdvaruverifiering, vilket gjorde det till den moderna efterföljaren. .v-filer används fortfarande i stor utsträckning i äldre FPGA- och ASIC-projekt världen över. VHDL (.vhd) är det främsta alternativet inom HDL, vanligt förekommande inom försvar och den europeiska flyg- och rymdindustrin.
Simuleringsverktyg som iverilog (Icarus Verilog) och Verilator, samt syntesverktyg som Vivado (AMD/Xilinx) och Quartus Prime (Intel/Altera), accepterar alla .v-filer nativt.
Säkerhet & trygghet
RISK: LOWKällkod i klartext; ingen risk vid körning när den visas i en textredigerare. Risk uppstår endast när den syntetiseras och programmeras på hårdvara - granska RTL från okända källor för hårdvarutrojaner.
Formatdetaljer
i ett nötskal- V-språkets källkodsfil - Programmeringsspråket V (vlang.io, 2019) använder också ändelsen .v för sina källkodsfiler - orelaterat till hårdvarudesign.
- Coq / proof assistant-fil - Bevisassistenten Coq använder ibland .v för skript för teorembevis; skiljer sig från Verilog.
Program som öppnar V-filer
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Skapa eller öppna ett projekt, lägg till .v-filer som designkällor; syntes och simulering är inbyggt.
Quartus Prime (Intel/Altera)
Freemium Lägg till .v-filer i ett Quartus-projekt; syntetisera och simulera för Intel FPGA:er.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v för att kompilera; vsim module_name för att simulera i vågformsfönstret.
Visual Studio Code + TerosHDL extension
Öppen källkod Öppna .v-filer med syntaxmarkering, linting och integrering av vågformsvisare.
ISE Design Suite (Xilinx)
Gratis Äldre verktyg för FPGA:er före 7-serien (Spartan-6, Virtex-6); sista versionen 14.7 (2013). Ersatt av Vivado för nyare enheter.
VeriLogger Extreme (SynaptiCAD)
Betald Verilog/SystemVerilog-simulator; webbplatsen kan vara föråldrad - verifiera före rekommendation. 
macOS1 app
Icarus Verilog (iverilog)
Öppen källkod iverilog -o sim file.v && vvp sim - kompilerar och simulerar; GTKWave för vågformer. 
Linux4 apps
Icarus Verilog (iverilog)
Öppen källkod iverilog -o sim file.v && vvp sim - kompilerar och simulerar; GTKWave för vågformer.
Verilator
Öppen källkod verilator --cc file.v - kompilerar Verilog till en snabb C++-simuleringsmodell; industristandard som simulator med öppen källkod.
ISE Design Suite (Xilinx)
Gratis Äldre verktyg för FPGA:er före 7-serien (Spartan-6, Virtex-6); sista versionen 14.7 (2013). Ersatt av Vivado för nyare enheter.
Vivado Design Suite
Freemium vivado projektläge eller icke-projektläge för syntes/simulering på Linux. Tekniska detaljer
djup specifikation| Språkstandard | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Efterföljande standard | SystemVerilog IEEE 1800-2017 (ändelsen `.sv`) |
| Kodning | ASCII (enligt IEEE-specifikation); verktygsberoende Unicode-stöd i kommentarer |
| Toppnivåkonstruktion | `module ... endmodule`-block |
| Simuleringskonstruktioner | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Synteskonstruktioner | `always @(posedge clk)`, `assign`, strukturell modulinstansiering |
| Logiskt värdesystem | Fyrvärdigt - 0, 1, X (odefinierat), Z (högimpedans) |
| Typisk filstorlek | 500 B - 500 KB per modul; syntetiserade netlists upp till flera MB |
| Versionsdetektering | Ingen versionsdeklaration i filen - verktyg härleder version från använda syntaxkonstruktioner |
| Simulering med öppen källkod | Icarus Verilog (`iverilog`), Verilator |
| Kommersiella syntesverktyg | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| MIME-typ | `text/plain` (även `text/x-verilog` informellt) |
| Släppt | 1984 (Verilog language); IEEE 1364-1995 standard |
| Senaste version | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Öppen standard | Ja · royaltyfri |
| Specifikation | ieeexplore.ieee.org |
V-konverteringar
Frågor & svar
frågat av användareInga frågor än - bli den första att fråga om V-filer.
