Che cos'è il formato di file V?
.v è l'estensione standard dei file sorgente per Verilog, un linguaggio di descrizione hardware (HDL) utilizzato per modellare circuiti digitali per la programmazione FPGA e la progettazione ASIC. Verilog è stato creato nel 1984 da Phil Moorby e Prabhu Goel presso Gateway Design Automation ed è stato successivamente standardizzato come IEEE 1364-1995. Consente agli ingegneri di descrivere il comportamento, la struttura e la temporizzazione dell'hardware a livello di trasferimento tra registri (RTL), che gli strumenti di sintesi mappano poi su porte logiche reali.
Un file .v contiene una o più definizioni di module. Ogni modulo dichiara la sua lista di porte, i segnali interni wire e reg, i parametri e la logica espressa attraverso blocchi always (comportamentali), istruzioni assign (combinatorie) o istanze strutturali di altri moduli. La versione del file - Verilog-95, Verilog-2001 o Verilog-2005 - non è dichiarata nel file; gli strumenti la deducono dai costrutti sintattici utilizzati.
Verilog-2005 (IEEE 1364-2005) è stato l'ultimo standard autonomo prima che SystemVerilog (IEEE 1800-2017, .sv) unisse l'HDL con funzionalità di linguaggio di verifica hardware, diventandone il successore moderno. I file .v rimangono ampiamente utilizzati in progetti FPGA e ASIC legacy in tutto il mondo. VHDL (.vhd) è la principale alternativa HDL, prevalente nei contesti della difesa e dell'aerospazio europeo.
Gli strumenti di simulazione come iverilog (Icarus Verilog) e Verilator, e gli strumenti di sintesi come Vivado (AMD/Xilinx) e Quartus Prime (Intel/Altera), accettano tutti i file .v nativamente.
Sicurezza e incolumità
RISCHIO: LOWCodice sorgente in testo semplice; nessun rischio di esecuzione se visualizzato in un editor di testo. Rischio solo quando sintetizzato e programmato sull'hardware - revisionare l'RTL da fonti non attendibili per Trojan hardware.
Dettagli del formato
in sintesi- File sorgente linguaggio V - Il linguaggio di programmazione V (vlang.io, 2019) utilizza anch'esso l'estensione .v per i suoi file sorgente - non correlato alla progettazione hardware.
- File Coq / assistente alla dimostrazione - L'assistente alla dimostrazione Coq utilizza occasionalmente .v per gli script di dimostrazione dei teoremi; distinto da Verilog.
Programmi che aprono file V
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Crea o apri un progetto, aggiungi i file .v come sorgenti di progetto; sintesi e simulazione integrate.
Quartus Prime (Intel/Altera)
Freemium Aggiungi i file .v a un progetto Quartus; sintetizza e simula per FPGA Intel.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v per compilare; vsim nome_modulo per simulare nel visualizzatore di forme d'onda.
Visual Studio Code + TerosHDL extension
Open-source Apri i file .v con evidenziazione della sintassi, linting e integrazione del visualizzatore di forme d'onda.
ISE Design Suite (Xilinx)
Gratuito Strumento legacy per FPGA precedenti alla serie 7 (Spartan-6, Virtex-6); ultima versione 14.7 (2013). Sostituito da Vivado per i dispositivi più recenti.
VeriLogger Extreme (SynaptiCAD)
A pagamento Simulatore Verilog/SystemVerilog; il sito potrebbe essere datato - verificare prima di consigliare. 
macOS1 app
Icarus Verilog (iverilog)
Open-source iverilog -o sim file.v && vvp sim - compila e simula; GTKWave per le forme d'onda. 
Linux4 apps
Icarus Verilog (iverilog)
Open-source iverilog -o sim file.v && vvp sim - compila e simula; GTKWave per le forme d'onda.
Verilator
Open-source verilator --cc file.v - compila Verilog in un modello di simulazione C++ veloce; simulatore open-source di livello industriale.
ISE Design Suite (Xilinx)
Gratuito Strumento legacy per FPGA precedenti alla serie 7 (Spartan-6, Virtex-6); ultima versione 14.7 (2013). Sostituito da Vivado per i dispositivi più recenti.
Vivado Design Suite
Freemium Modalità progetto o non-progetto di Vivado per sintesi/simulazione su Linux. Dettagli tecnici
specifiche approfondite| Standard del linguaggio | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Standard successore | SystemVerilog IEEE 1800-2017 (estensione `.sv`) |
| Codifica | ASCII (secondo le specifiche IEEE); supporto Unicode dipendente dallo strumento nei commenti |
| Costrutto di alto livello | blocco `module ... endmodule` |
| Costrutti di simulazione | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Costrutti di sintesi | `always @(posedge clk)`, `assign`, istanza strutturale di moduli |
| Sistema di valori logici | A quattro valori - 0, 1, X (indefinito), Z (alta impedenza) |
| Dimensione tipica del file | 500 B - 500 KB per modulo; netlist sintetizzate fino a diversi MB |
| Rilevamento versione | Nessuna dichiarazione di versione nel file - gli strumenti deducono la versione dai costrutti sintattici usati |
| Simulazione open-source | Icarus Verilog (`iverilog`), Verilator |
| Strumenti di sintesi commerciali | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| Tipo MIME | `text/plain` (anche `text/x-verilog` informalmente) |
| Rilasciato | 1984 (Verilog language); IEEE 1364-1995 standard |
| Ultima versione | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Standard aperto | Sì · royalty-free |
| Specifica | ieeexplore.ieee.org |
Conversioni V
Domande e risposte della community
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