Was ist das V-Dateiformat?
.v ist die Standard-Dateiendung für Verilog, eine Hardwarebeschreibungssprache (HDL), die zur Modellierung digitaler Schaltungen für die FPGA-Programmierung und das ASIC-Design verwendet wird. Verilog wurde 1984 von Phil Moorby und Prabhu Goel bei Gateway Design Automation entwickelt und später als IEEE 1364-1995 standardisiert. Sie ermöglicht es Ingenieuren, das Verhalten, die Struktur und das Timing von Hardware auf Register-Transfer-Ebene (RTL) zu beschreiben, die Synthese-Tools dann auf tatsächliche Logikgatter abbilden.
Eine .v-Datei enthält eine oder mehrere module-Definitionen. Jedes Modul deklariert seine Portliste, interne wire- und reg-Signale, Parameter und Logik, die durch always-Blöcke (verhaltensorientiert), assign-Anweisungen (kombinatorisch) oder strukturelle Instanziierung anderer Module ausgedrückt wird. Die Dateiversion - Verilog-95, Verilog-2001 oder Verilog-2005 - wird nicht in der Datei deklariert; Tools leiten sie aus den verwendeten Syntaxkonstrukten ab.
Verilog-2005 (IEEE 1364-2005) war der letzte eigenständige Standard, bevor SystemVerilog (IEEE 1800-2017, .sv) HDL mit Funktionen einer Hardware-Verifizierungssprache verschmolz und so zum modernen Nachfolger wurde. .v-Dateien werden weltweit weiterhin intensiv in bestehenden FPGA- und ASIC-Projekten eingesetzt. VHDL (.vhd) ist die wichtigste alternative HDL, die vor allem im Verteidigungssektor und in der europäischen Luft- und Raumfahrt verbreitet ist.
Simulationswerkzeuge wie iverilog (Icarus Verilog) und Verilator sowie Synthesewerkzeuge wie Vivado (AMD/Xilinx) und Quartus Prime (Intel/Altera) akzeptieren .v-Dateien nativ.
Sicherheit
RISIKO: LOWKlartext-Quellcode; kein Ausführungsrisiko beim Betrachten in einem Texteditor. Risiko nur bei Synthese und Programmierung auf Hardware - prüfen Sie RTL aus nicht vertrauenswürdigen Quellen auf Hardware-Trojaner.
Formatdetails
kurz gefasst- V-Sprachquelldatei - Die Programmiersprache V (vlang.io, 2019) verwendet ebenfalls die Endung .v für ihre Quelldateien - steht in keinem Zusammenhang mit Hardwaredesign.
- Coq / Proof Assistant Datei - Der Beweisassistent Coq verwendet gelegentlich .v für Theorem-Beweisskripte; unterscheidet sich von Verilog.
Programme zum Öffnen von V-Dateien
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Erstellen oder öffnen Sie ein Projekt, fügen Sie .v-Dateien als Designquellen hinzu; Synthese und Simulation sind integriert.
Quartus Prime (Intel/Altera)
Freemium Fügen Sie .v-Dateien zu einem Quartus-Projekt hinzu; Synthese und Simulation für Intel FPGAs.
ModelSim / Questa (Siemens EDA)
Freemium „vlog file.v“ zum Kompilieren; „vsim module_name“ zur Simulation im Waveform-Viewer.
Visual Studio Code + TerosHDL extension
Open Source Öffnen Sie .v-Dateien mit Syntax-Highlighting, Linting und Waveform-Viewer-Integration.
ISE Design Suite (Xilinx)
Kostenlos Legacy-Tool für FPGAs vor der 7er-Serie (Spartan-6, Virtex-6); letzte Version 14.7 (2013). Für neuere Geräte durch Vivado ersetzt.
VeriLogger Extreme (SynaptiCAD)
Kostenpflichtig Verilog/SystemVerilog-Simulator; die Website könnte veraltet sein - vor der Empfehlung prüfen. 
macOS1 app
Icarus Verilog (iverilog)
Open Source „iverilog -o sim file.v && vvp sim“ - kompiliert und simuliert; GTKWave für Signalverläufe. 
Linux4 apps
Icarus Verilog (iverilog)
Open Source „iverilog -o sim file.v && vvp sim“ - kompiliert und simuliert; GTKWave für Signalverläufe.
Verilator
Open Source „verilator --cc file.v“ - kompiliert Verilog in ein schnelles C++-Simulationsmodell; industrietauglicher Open-Source-Simulator.
ISE Design Suite (Xilinx)
Kostenlos Legacy-Tool für FPGAs vor der 7er-Serie (Spartan-6, Virtex-6); letzte Version 14.7 (2013). Für neuere Geräte durch Vivado ersetzt.
Vivado Design Suite
Freemium Vivado Projekt-Modus oder Non-Projekt-Modus für Synthese/Simulation unter Linux. Technische Details
technische Spezifikation| Sprachstandard | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Nachfolgestandard | SystemVerilog IEEE 1800-2017 (Endung `.sv`) |
| Kodierung | ASCII (gemäß IEEE-Spezifikation); toolabhängige Unicode-Unterstützung in Kommentaren |
| Top-Level-Konstrukt | `module ... endmodule` Block |
| Simulationskonstrukte | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Synthesekonstrukte | `always @(posedge clk)`, `assign`, strukturelle Modulinstanziierung |
| Logikwertsystem | Vierwertig - 0, 1, X (undefiniert), Z (hochohmig) |
| Typische Dateigröße | 500 B - 500 KB pro Modul; synthetisierte Netzlisten bis zu mehreren MB |
| Versionserkennung | Keine Versionsdeklaration in der Datei - Tools leiten Version aus Syntaxkonstrukten ab |
| Open-Source-Simulation | Icarus Verilog (`iverilog`), Verilator |
| Kommerzielle Synthese-Tools | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| MIME-Typ | `text/plain` (informell auch `text/x-verilog`) |
| Veröffentlicht | 1984 (Verilog language); IEEE 1364-1995 standard |
| Neueste Version | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Offener Standard | Ja · lizenzgebührenfrei |
| Spezifikation | ieeexplore.ieee.org |
V-Konvertierungen
Community Q&A
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