¿Qué es el formato de archivo V?
.v es la extensión de archivo de fuente estándar para Verilog, un lenguaje de descripción de hardware (HDL) utilizado para modelar circuitos digitales para la programación de FPGA y el diseño de ASIC. Verilog fue creado en 1984 por Phil Moorby y Prabhu Goel en Gateway Design Automation y posteriormente fue estandarizado como IEEE 1364-1995. Permite a los ingenieros describir el comportamiento, la estructura y la temporización del hardware a nivel de transferencia de registros (RTL), que las herramientas de síntesis mapean luego a puertas lógicas reales.
Un archivo .v contiene una o más definiciones de module. Cada módulo declara su lista de puertos, señales internas wire y reg, parámetros y lógica expresada a través de bloques always (conductuales), sentencias assign (combinacionales) o instanciación estructural de otros módulos. La versión del archivo - Verilog-95, Verilog-2001 o Verilog-2005 - no se declara en el archivo; las herramientas la infieren a partir de las construcciones sintácticas utilizadas.
Verilog-2005 (IEEE 1364-2005) fue el último estándar independiente antes de que SystemVerilog (IEEE 1800-2017, .sv) fusionara el HDL con características de lenguaje de verificación de hardware, convirtiéndose en el sucesor moderno. Los archivos .v siguen siendo muy utilizados en proyectos heredados de FPGA y ASIC en todo el mundo. VHDL (.vhd) es la principal alternativa de HDL, prevalente en contextos de defensa y aeroespacial europeo.
Las herramientas de simulación como iverilog (Icarus Verilog) y Verilator, y las herramientas de síntesis como Vivado (AMD/Xilinx) y Quartus Prime (Intel/Altera), aceptan archivos .v de forma nativa.
Seguridad y protección
RIESGO: LOWCódigo fuente en texto plano; sin riesgo de ejecución al visualizarse en un editor de texto. El riesgo solo existe cuando se sintetiza y programa en hardware - revise el RTL de fuentes no confiables para detectar troyanos de hardware.
Detalles del formato
en pocas palabras- Archivo de fuente del lenguaje V - El lenguaje de programación V (vlang.io, 2019) también utiliza la extensión .v para sus archivos de fuente - no relacionado con el diseño de hardware.
- Archivo de asistente de pruebas Coq - El asistente de pruebas Coq utiliza ocasionalmente .v para scripts de prueba de teoremas; distinto de Verilog.
Programas que abren archivos V
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Cree o abra un proyecto, añada archivos .v como fuentes de diseño; síntesis y simulación integradas.
Quartus Prime (Intel/Altera)
Freemium Añada archivos .v a un proyecto de Quartus; sintetice y simule para FPGAs de Intel.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v para compilar; vsim nombre_del_modulo para simular en el visor de formas de onda.
Visual Studio Code + TerosHDL extension
Código abierto Abra archivos .v con resaltado de sintaxis, linting e integración con visor de formas de onda.
ISE Design Suite (Xilinx)
Gratis Herramienta heredada para FPGAs anteriores a la serie 7 (Spartan-6, Virtex-6); última versión 14.7 (2013). Reemplazada por Vivado para dispositivos más nuevos.
VeriLogger Extreme (SynaptiCAD)
Pago Simulador de Verilog/SystemVerilog; el sitio puede estar desactualizado - verifique antes de recomendar. 
macOS1 app
Icarus Verilog (iverilog)
Código abierto iverilog -o sim file.v && vvp sim - compila y simula; GTKWave para formas de onda. 
Linux4 apps
Icarus Verilog (iverilog)
Código abierto iverilog -o sim file.v && vvp sim - compila y simula; GTKWave para formas de onda.
Verilator
Código abierto verilator --cc file.v - compila Verilog a un modelo de simulación rápido en C++; simulador de código abierto de grado industrial.
ISE Design Suite (Xilinx)
Gratis Herramienta heredada para FPGAs anteriores a la serie 7 (Spartan-6, Virtex-6); última versión 14.7 (2013). Reemplazada por Vivado para dispositivos más nuevos.
Vivado Design Suite
Freemium Modo proyecto o modo no-proyecto de Vivado para síntesis/simulación en Linux. Detalles técnicos
especificación profunda| Estándar del lenguaje | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Estándar sucesor | SystemVerilog IEEE 1800-2017 (extensión `.sv`) |
| Codificación | ASCII (según especificación IEEE); soporte Unicode dependiente de la herramienta en comentarios |
| Construcción de nivel superior | bloque `module ... endmodule` |
| Construcciones de simulación | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Construcciones de síntesis | `always @(posedge clk)`, `assign`, instanciación estructural de módulos |
| Sistema de valores lógicos | Cuatro valores - 0, 1, X (indefinido), Z (alta impedancia) |
| Tamaño de archivo típico | 500 B - 500 KB por módulo; netlists sintetizados de hasta varios MB |
| Detección de versión | Sin declaración de versión en el archivo - las herramientas infieren la versión de las construcciones sintácticas |
| Simulación de código abierto | Icarus Verilog (`iverilog`), Verilator |
| Herramientas de síntesis comercial | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| Tipo MIME | `text/plain` (también `text/x-verilog` informalmente) |
| Lanzado | 1984 (Verilog language); IEEE 1364-1995 standard |
| Última versión | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Estándar abierto | Sí · libre de regalías |
| Especificación | ieeexplore.ieee.org |
Conversiones de V
Preguntas y respuestas de la comunidad
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