O que é o formato de ficheiro V?
.v é a extensão de arquivo de código-fonte padrão para Verilog, uma linguagem de descrição de hardware (HDL) usada para modelar circuitos digitais para programação de FPGA e design de ASIC. O Verilog foi criado em 1984 por Phil Moorby e Prabhu Goel na Gateway Design Automation e foi posteriormente padronizado como IEEE 1364-1995. Ele permite que engenheiros descrevam o comportamento, a estrutura e o tempo do hardware no nível de transferência de registros (RTL), que as ferramentas de síntese mapeiam para portas lógicas reais.
Um arquivo .v contém uma ou mais definições de module. Cada módulo declara sua lista de portas, sinais internos wire e reg, parâmetros e lógica expressa através de blocos always (comportamental), instruções assign (combinacional) ou instanciação estrutural de outros módulos. A versão do arquivo - Verilog-95, Verilog-2001 ou Verilog-2005 - não é declarada no arquivo; as ferramentas a inferem a partir das construções de sintaxe utilizadas.
O Verilog-2005 (IEEE 1364-2005) foi o último padrão independente antes do SystemVerilog (IEEE 1800-2017, .sv) fundir a HDL com recursos de linguagem de verificação de hardware, tornando-se o sucessor moderno. Arquivos .v continuam sendo amplamente utilizados em projetos legados de FPGA e ASIC em todo o mundo. O VHDL (.vhd) é a principal alternativa de HDL, prevalente em contextos de defesa e aeroespacial europeu.
Ferramentas de simulação como iverilog (Icarus Verilog) e Verilator, e ferramentas de síntese como Vivado (AMD/Xilinx) e Quartus Prime (Intel/Altera), aceitam arquivos .v nativamente.
Segurança e proteção
RISCO: LOWCódigo-fonte em texto simples; sem risco de execução ao ser visualizado em um editor de texto. Risco apenas quando sintetizado e programado em hardware - revise o RTL de fontes não confiáveis para cavalos de Troia de hardware.
Detalhes do formato
em resumo- Arquivo de código-fonte da linguagem V - A linguagem de programação V (vlang.io, 2019) também usa a extensão .v para seus arquivos de código-fonte - não relacionada ao design de hardware.
- Arquivo Coq / assistente de prova - O assistente de prova Coq ocasionalmente usa .v para scripts de prova de teoremas; distinto do Verilog.
Programas que abrem arquivos V
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Crie ou abra um projeto, adicione arquivos .v como fontes de design; síntese e simulação integradas.
Quartus Prime (Intel/Altera)
Freemium Adicione arquivos .v a um projeto Quartus; sintetize e simule para FPGAs Intel.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v para compilar; vsim module_name para simular no visualizador de formas de onda.
Visual Studio Code + TerosHDL extension
Código aberto Abra arquivos .v com realce de sintaxe, linting e integração com visualizador de formas de onda.
ISE Design Suite (Xilinx)
Gratuito Ferramenta legada para FPGAs anteriores à série 7 (Spartan-6, Virtex-6); última versão 14.7 (2013). Substituída pelo Vivado para dispositivos mais novos.
VeriLogger Extreme (SynaptiCAD)
Pago Simulador Verilog/SystemVerilog; o site pode estar desatualizado - verifique antes de recomendar. 
macOS1 app
Icarus Verilog (iverilog)
Código aberto iverilog -o sim file.v && vvp sim - compila e simula; GTKWave para formas de onda. 
Linux4 apps
Icarus Verilog (iverilog)
Código aberto iverilog -o sim file.v && vvp sim - compila e simula; GTKWave para formas de onda.
Verilator
Código aberto verilator --cc file.v - compila Verilog para um modelo de simulação rápido em C++; simulador de código aberto de nível industrial.
ISE Design Suite (Xilinx)
Gratuito Ferramenta legada para FPGAs anteriores à série 7 (Spartan-6, Virtex-6); última versão 14.7 (2013). Substituída pelo Vivado para dispositivos mais novos.
Vivado Design Suite
Freemium Modo de projeto Vivado ou modo sem projeto para síntese/simulação no Linux. Detalhes técnicos
especificação profunda| Padrão da linguagem | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Padrão sucessor | SystemVerilog IEEE 1800-2017 (extensão `.sv`) |
| Codificação | ASCII (conforme especificação IEEE); suporte a Unicode dependente da ferramenta em comentários |
| Construto de nível superior | bloco `module ... endmodule` |
| Construtos de simulação | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Construtos de síntese | `always @(posedge clk)`, `assign`, instanciação estrutural de módulo |
| Sistema de valores lógicos | Quatro valores - 0, 1, X (indefinido), Z (alta impedância) |
| Tamanho típico de arquivo | 500 B - 500 KB por módulo; netlists sintetizadas de até vários MB |
| Detecção de versão | Nenhuma declaração de versão no arquivo - as ferramentas inferem a versão a partir das construções de sintaxe usadas |
| Simulação de código aberto | Icarus Verilog (`iverilog`), Verilator |
| Ferramentas comerciais de síntese | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| Tipo MIME | `text/plain` (também `text/x-verilog` informalmente) |
| Lançado | 1984 (Verilog language); IEEE 1364-1995 standard |
| Versão mais recente | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Padrão aberto | Sim · livre de royalties |
| Especificação | ieeexplore.ieee.org |
Conversões de V
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