Hvad er V-filformatet?
.v er den standardiserede filendelse for Verilog, et hardwarebeskrivelsessprog (HDL), der bruges til at modellere digitale kredsløb til FPGA-programmering og ASIC-design. Verilog blev skabt i 1984 af Phil Moorby og Prabhu Goel hos Gateway Design Automation og blev senere standardiseret som IEEE 1364-1995. Det gør det muligt for ingeniører at beskrive hardwares adfærd, struktur og timing på register-transfer-niveau (RTL), som synteseværktøjer derefter mapper til faktiske logiske porte.
En .v-fil indeholder en eller flere module-definitioner. Hvert modul erklærer sin portliste, interne wire- og reg-signaler, parametre og logik udtrykt gennem always-blokke (adfærdsmæssig), assign-erklæringer (kombinatorisk) eller strukturel instantiering af andre moduler. Filversionen - Verilog-95, Verilog-2001 eller Verilog-2005 - er ikke erklæret i filen; værktøjer udleder den fra de anvendte syntakskonstruktioner.
Verilog-2005 (IEEE 1364-2005) var den sidste selvstændige standard, før SystemVerilog (IEEE 1800-2017, .sv) fusionerede HDL med hardware-verifikationssprog-funktioner, hvilket gjorde det til den moderne efterfølger. .v-filer er fortsat i stor brug i ældre FPGA- og ASIC-projekter verden over. VHDL (.vhd) er det primære alternative HDL, som er udbredt i forsvarsindustrien og den europæiske rumfartssektor.
Simuleringsværktøjer som iverilog (Icarus Verilog) og Verilator, samt synteseværktøjer som Vivado (AMD/Xilinx) og Quartus Prime (Intel/Altera), accepterer alle .v-filer indfødt.
Sikkerhed og tryghed
RISIKO: LOWKildekode i almindelig tekst; ingen eksekveringsrisiko ved visning i et tekstredigeringsprogram. Risiko opstår kun, når koden syntetiseres og programmeres på hardware - gennemse RTL fra upålidelige kilder for hardware-trojanere.
Formatdetaljer
kort fortalt- V-sproget kildefil - Programmeringssproget V (vlang.io, 2019) bruger også .v-filendelsen til sine kildefiler - ikke relateret til hardwaredesign.
- Coq / proof assistant fil - Coq proof assistant bruger lejlighedsvis .v til bevis-scripts; adskilt fra Verilog.
Programmer der åbner V-filer
Windows6 apps
Vivado Design Suite (AMD/Xilinx)
Freemium Opret eller åbn et projekt, tilføj .v-filer som designkilder; syntese og simulering er indbygget.
Quartus Prime (Intel/Altera)
Freemium Tilføj .v-filer til et Quartus-projekt; syntetiser og simuler til Intel FPGAs.
ModelSim / Questa (Siemens EDA)
Freemium vlog file.v for at kompilere; vsim module_name for at simulere i waveform-fremviser.
Visual Studio Code + TerosHDL extension
Open-source Åbn .v-filer med syntaksfremhævning, linting og integration af waveform-fremviser.
ISE Design Suite (Xilinx)
Gratis Ældre værktøj til FPGAs før 7-serien (Spartan-6, Virtex-6); sidste version 14.7 (2013). Erstattet af Vivado til nyere enheder.
VeriLogger Extreme (SynaptiCAD)
Betalt Verilog/SystemVerilog-simulator; webstedet kan være forældet - bekræft før anbefaling. 
macOS1 app
Icarus Verilog (iverilog)
Open-source iverilog -o sim file.v && vvp sim - kompilerer og simulerer; GTKWave til waveforms. 
Linux4 apps
Icarus Verilog (iverilog)
Open-source iverilog -o sim file.v && vvp sim - kompilerer og simulerer; GTKWave til waveforms.
Verilator
Open-source verilator --cc file.v - kompilerer Verilog til en hurtig C++ simuleringsmodel; open-source simulator i industrikvalitet.
ISE Design Suite (Xilinx)
Gratis Ældre værktøj til FPGAs før 7-serien (Spartan-6, Virtex-6); sidste version 14.7 (2013). Erstattet af Vivado til nyere enheder.
Vivado Design Suite
Freemium vivado projekt-tilstand eller ikke-projekt-tilstand til syntese/simulering på Linux. Tekniske detaljer
dyb specifikation| Sprogstandard | IEEE 1364-1995, 1364-2001, 1364-2005 (Verilog-2005) |
| Efterfølgende standard | SystemVerilog IEEE 1800-2017 (`.sv` filendelse) |
| Kodning | ASCII (ifølge IEEE-specifikation); værktøjsafhængig Unicode-understøttelse i kommentarer |
| Top-niveau konstruktion | `module ... endmodule` blok |
| Simuleringskonstruktioner | `always`, `initial`, `#delay`, `$display`, `$monitor`, `$dumpvars` |
| Syntesekonstruktioner | `always @(posedge clk)`, `assign`, strukturel modul-instantiering |
| Logisk værdisystem | Fire-værdi-system - 0, 1, X (udefineret), Z (høj-impedans) |
| Typisk filstørrelse | 500 B - 500 KB pr. modul; syntetiserede netlister op til flere MB |
| Versionsdetektering | Ingen versionserklæring i filen - værktøjer udleder versionen fra de anvendte syntakskonstruktioner |
| Open-source simulering | Icarus Verilog (`iverilog`), Verilator |
| Kommercielle synteseværktøjer | Vivado (AMD/Xilinx), Quartus Prime (Intel/Altera) |
| MIME-type | `text/plain` (også uformelt `text/x-verilog`) |
| Udgivet | 1984 (Verilog language); IEEE 1364-1995 standard |
| Seneste version | Verilog-2005 (IEEE 1364-2005); superseded by SystemVerilog (IEEE 1800-2017) |
| Åben standard | Ja · royaltyfri |
| Specifikation | ieeexplore.ieee.org |
V-konverteringer
Fællesskabets Q&A
spurgt af brugereIngen spørgsmål endnu - vær den første til at spørge om V-filer.
