Qu'est-ce que le format de fichier BIT ?
Un fichier .bit est un bitstream de configuration FPGA binaire produit par les outils EDA de Xilinx (désormais AMD). Il encode l'intégralité des données de programmation pour un composant FPGA - routage, configuration des cellules logiques, paramètres d'E/S et initialisation de la RAM - et est chargé dans la puce pour définir son comportement matériel.
Le fichier possède une structure en deux parties : un en-tête ASCII TLV (Tag-Length-Value) de longueur variable enregistrant le nom du design, le composant cible, ainsi que la date et l'heure de compilation, suivi de la charge utile binaire du bitstream. La charge utile commence par des octets de remplissage factices 0xFF, puis le mot de synchronisation 0xAA995566, puis des paquets de configuration de type 1 et type 2 qui écrivent dans les registres internes du FPGA (FAR, FDRI, CMD, IDCODE).
AMD Vivado Design Suite génère des fichiers .bit pour les FPGA des séries 7, UltraScale et UltraScale+. L'ancienne suite ISE Design Suite (v14.7, toujours téléchargeable mais sans nouvelle version depuis 2013) produit des fichiers .bit pour les familles plus anciennes telles que Spartan-6 et Virtex-4/5/6. Pour les composants Versal, le successeur est le format .pdi. Les formats associés incluent .bin (bitstream brut sans l'en-tête TLV, utilisé pour la programmation flash SPI).
Un chiffrement AES-256 optionnel et une authentification HMAC protègent contre le vol de propriété intellectuelle. Un CRC est ajouté au bitstream ; le FPGA le vérifie lors du chargement de la configuration. Des outils open-source tels que openFPGALoader et xc3sprog peuvent programmer les FPGA directement à partir de fichiers .bit.
Sécurité et sûreté
RISQUE : LOWFichier binaire qui ne peut que configurer le matériel FPGA - ne peut pas s'exécuter sur le processeur d'un PC. Aucun risque de malware en ouvrant le fichier dans une visionneuse. Charger un bitstream malveillant sur un matériel FPGA pourrait altérer la fonction du matériel, mais il s'agit d'un scénario d'attaque par accès physique.
Détails du format
en bref- X11 Bitmap (XBM) - Certaines sources associent .bit au format d'image bitmap X11 (pixel art ASCII en texte brut) ; c'est rare et le format utilise normalement .xbm.
- Téléchargement incomplet BitTorrent - Certains clients BitTorrent utilisent .bit comme marqueur de téléchargement partiel - sans rapport avec les FPGA.
Programmes qui ouvrent les fichiers BIT
Windows2 apps
AMD Vivado Design Suite
Freemium Ouvrez Hardware Manager, connectez le JTAG, faites un clic droit sur le composant > Program Device > sélectionnez le fichier .bit.
Xilinx ISE Design Suite 14.7
Freemium Utilisez le programmateur iMPACT : clic droit sur le FPGA dans la chaîne boundary-scan > Assign New Configuration File > sélectionnez le .bit. 
Linux3 apps
AMD Vivado Design Suite
Freemium Ouvrez Hardware Manager, connectez le JTAG, faites un clic droit sur le composant > Program Device > sélectionnez le fichier .bit.
openFPGALoader
Open-source openFPGALoader -b <board> design.bit - supporte les fichiers BIT de Xilinx via JTAG/USB. Détails techniques
spécifications approfondies| Encodage | Binaire |
| Ordre des octets | Big-endian (paquets de configuration 32 bits) |
| Format d'en-tête | ASCII TLV - champs : « a » nom du design, « b » composant cible, « c » date de compilation, « d » heure de compilation, « e » longueur de la charge utile en octets |
| Mot de synchronisation | 0xAA995566 - marque le début de la charge utile binaire du bitstream |
| Préambule du bitstream | Octets factices 0xFF précédant le mot de synchronisation |
| Support du chiffrement | AES-256 optionnel ; clé de chiffrement stockée dans la BBRAM ou l'eFUSE du composant |
| Authentification | HMAC optionnel pour les bitstreams chiffrés |
| Contrôle d'intégrité | CRC ajouté à la fin du bitstream ; le FPGA le vérifie lors du chargement de la configuration |
| Option de compression | Vivado supporte les bitstreams compressés en option pour certaines familles de composants |
| Familles FPGA | Spartan-6 (ISE) ; série 7, UltraScale, UltraScale+ (Vivado) |
| Taille de fichier typique | 300 Ko - 100 Mo (Spartan : ~300 Ko ; gros UltraScale+ : 50-100 Mo) |
| Outils de génération | AMD Vivado (actuel) ; Xilinx ISE 14.7 (hérité, aucune version depuis octobre 2013) |
| Alternative au format brut | .bin - pas d'en-tête TLV ; utilisé pour la programmation directe de la flash SPI |
| Format successeur Versal | .pdi (Program Device Image), introduit avec la famille Versal ACAP en 2020 |
| Publié | ~1985 (with early Xilinx FPGA toolchain) |
| Dernière version | Vivado 2025.1 bitstream (7-series, UltraScale, UltraScale+, Versal) |
| Spécification | docs.amd.com |
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